ここで、一般のビジネスパーソンやネット言論の間で広まっている最大の誤解を正しておく必要があります。それは、「2nmプロセスの半導体には、幅2nmで作られた配線やゲートが存在する」という思い込みです。
業界関係者やデバイス物理の専門家の間では周知の事実ですが、現在の半導体プロセスにおける「〇〇nm」という数字は、実際の物理寸法を指す指標ではありません。1990年代半ばまでは「ゲート長」と呼ばれるトランジスタの実寸法とノード名が一致していましたが、微細化が極度に進んだ結果、各社は実寸法の微細化だけでなく立体構造の工夫（3D化）によって性能を向上させるアプローチへ舵を切りました。
現在流通している「3nm」や「2nm」という呼称は、「過去の平面構造トランジスタに換算した場合、これくらいの微細化に相当する集積度と性能向上を達成している」という業界慣例的なマーケティング呼称（ノード名）に過ぎません。実際の2nmノードのトランジスタ内部を電子顕微鏡で計測すると、ゲート長は10数ナノメートル、配線の最小ピッチは20ナノメートル前後あります。
実寸法が数ナノメートルに達していないからといって技術的価値が損なわれるわけではありません。むしろ、実寸10数ナノメートルの微細構造を数億から数百億個も狂いなく並べる歩留まり制御こそが驚異的な職人技です。なお、2nmの次世代となる領域では、もはやナノ単位の表記が限界に達するため、「A16」「A14」といったオングストローム（Å）単位を冠したノード名（14Å＝1.4nm相当）への改称が業界標準となりつつあります。
